差分晶体振荡器用于高性能应用,并提供多种优势,如对电源噪声的更高鲁棒性.本应用笔记为表1中列出的SiTime差分振荡器系列提供了端接建议,包括LVPECL,LVDS或HCSL输出驱动器.还讨论了用LVPECL输出驱动CML或HCSL时钟输入的接口.
SiTime振荡器的典型输出上升和下降时间范围为250ps至600ps,这使得印刷电路板上甚至很短的走线就像需要阻抗匹配的分布式传输线.因此,建议将差分信号的走线设计为匹配长度的受控阻抗传输线.这些走线应正确端接,以获得最佳信号完整性和最低电磁干扰.除了阻抗匹配,终端网络还会影响接收器侧的DC偏置和交流电压摆幅.

表1:SiTime差分振荡器

2、LVPECL输出
图1显示了SiTime差分振荡器系列中使用的低阻抗LVPECL驱动器结构.驱动器的输出级由一对公共源极配置的NMOS晶体管组成.典型驱动器阻抗约为5Ω至10Ω.

图1:LVPECL驱动器输出结构

2.1、耦合应用的终止建议
LVPECL通常在负载端终止,如图2所示.输出端通过50Ω电阻连接到终端电压,为传输线提供良好的阻抗匹配(负载终端分析见附录A).图3(a)显示了典型端接下LVPECL输出的单端波形.典型的高电压输出(VOH)和低电压输出(VOL)信号电平分别为VDD–0.9V和VDD–1.7V.数据表中规定的VOH和VOL限值考虑了不同器件的输出驱动器阻抗变化和外部负载条件.
正负输出之间差分波形的电压摆幅(VDiff=VOUT+-VOUT-)是单端信号电压幅度的两倍.典型LVPECL差分晶振摆幅为1.6V.图3(b)显示了差分波形如何定义20%至80%的上升和下降时间.
请注意,VOH,VOL和电压摆幅取决于端接,如果使用非默认端接,可能会有所不同.

图2:带DC耦合并联负载端接的LVPECL

图3:典型端接时的LVPECL逻辑电平

如果LVPECL接收器没有内置端接,外部50Ω端接电阻应尽可能靠近接收器放置,以减少可能导致信号完整性问题的未端接短截线.传输线应该只在负载端终止.
在不容易获得独立端接电压的应用中,可以使用形成戴维宁等效网络的上拉和下拉电阻来端接50Ω传输线(见图4).这种网络在接收器输入端建立了VDD–2V的DC偏置电压和有效的50Ω端接阻抗.请注意,3.3V和2.5V有源晶振电源电压的电阻值不同

图4:带戴维宁等效网络的LVPECLDC耦合负载端接

图5:带Y偏置端接的LVPECL

大多数情况下,戴维宁等效端接工作良好,但如果差分对两侧的走线之间或电阻网络之间存在明显不匹配,或者接收器对共模噪声过于敏感,戴维宁等效端接可能对电源噪声敏感.图5显示了Y偏置端接网络,它提供了VDD–2V的有效端接电压,而无需连接到VDD或接入额外的端接电压源.终端电压由流经电阻R3的差分晶体振荡器对电流之和产生.电容器C1用于在终端电压下产生交流接地.
2.2、交流耦合应用的终端建议

图6:带交流耦合端接的LVPECL

LVPECL接收机可以是DC耦合的,也可以是交流耦合的.如果接收器和振荡器侧的DC偏置电压不同,则需要交流耦合电容.在某些情况下,终端网络必须交流耦合,如图6所示.为了使LVPECL驱动器正常工作,其输出晶体管永远不应完全关断,因此需要在交流耦合电容之前放置额外的偏置电阻RB,以便为驱动器提供DC电流路径.选择RB值,使得当驱动器引脚处于低电平状态时,通过驱动器引脚的最小电流不小于3毫安,通过驱动器的最大DC电流不超过30毫安.等式1可用于估计RB.
在等式1中,USWSE是单端电压摆幅,RTerm是终端网络电阻.SiTime晶振建议3.3V和2.5V电源分别使用100Ω和48.7Ω的RB值.
应遵循以下建议,通过LVPECL并联负载终端实现最佳信号完整性:

图7:寄生电容对SiT936x波形的影响

1.将终端网络放置在离接收器0.1到0.2英寸的范围内.将终端网络连接到接收器的长走线看起来像短截线,会降低接收器输入端的信号完整性.
2.将接收器输入端的容性负载降至最低.当快速信号边沿到达接收器时,高容性负载会降低端接阻抗,从而导致较大的负载反射系数.这种反射在源处反射后,以较小的衰减返回到负载.
经验法则是,如果

其中rT是20%至80%的上升时间,LC是负载电容.图7显示了6.8pF寄生输入电容如何影响LVPECL波形上升沿的示例.

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