随着下一代串行标准数据速率的增加,模拟异常对信号完整性和质量的影响比以往任何时候都大.信号路径中的导体,包括电路板走线,过孔,连接器和电缆,表现出更大的传输线效应,回波损耗和反射会降低信号电平,引起偏斜,并增加噪声和抖动.然而,一切都从基本系统时钟信号开始,下面康比电子简单简述一下关于的Pletronics Crystal的SYSCLK发起方法.
SYSCLK发起方法
基本的"无褶边"晶体振荡器使用石英晶体,并与简单电路一起使用,以晶体的基本模式运行,产生方波输出.这种架构为峰值和均方根抖动提供了最佳性能,通常在高达50Mhz的频率下成本效益最高.为了以尽可能最低的抖动达到更高的频率,使用了一种被称为高频基波的技术.晶体可以以其泛音模式之一振动,泛音模式出现在基频谐振频率的奇数倍附近.这种晶体被称为第三,第五,第七…等泛音晶体.为此,振荡器电路通常包括额外的设计元件,以选择所需的泛音.相关地,在典型应用中,可以有效地执行一种架构,该架构使晶体在其第三泛音上工作,以达到高达3x50Mhz=150Mhz的频率.
在较高泛音上工作需要复杂得多的电路,几家振荡器公司正在努力增加石英晶振基波和第三泛音谐振技术,以支持例如70.8333Mhzx3=212.500Mhz的10Gb光纤通道.这些努力集中在随着数据总线速度不断提高而提供所需的最低抖动主时钟性能.尽管如此,这项技术仍处于先进阶段,并不容易从所有晶体振荡器供应商处获得.
另一种已经成功利用的技术是集成整数乘法器.在这些器件中,通过将输入信号锁定到以晶体频率的直接整数倍(2x,3x,4x…等)运行的集成压控振荡器来提高频率,然后将其二次分频回所需的工作频率.可以采用的另一种方法是谐波乘法.这在技术上类似于晶体泛音的利用,不同之处在于晶体振荡器(不是晶体)的输出信号乘以整数值.除了电路集成中的损耗和其他折衷之外,抖动性能比直接(即泛音模式的晶体基础)频率产生恶化了20倍.
因此,虽然基频,泛音和/或谐波频率的产生是可能的,但是与能够满足抖动要求的积分整数乘法相比,这些技术通常成本较高且复杂度过高.为了避免任何不必要的成本溢价,设计人员在设计余量微调期间需要关注的是计算输出信号抖动的特定带宽.
使用的第三种技术被称为集成的"分数N"乘法器.在这里,输入信号的频率实际上可以转换成任何其他频率——整数相关或无关.例如,25Mhz晶体频率可以通过25.78125的分数乘法转换为644.53125Mhz.出于超出本文预期目的和深度的原因,这导致了最高的信号抖动量.同样,对于某些系统来说,这也足够了,而且在215Mhz以上的频率下使用也是最具成本效益的.

晶体振荡器输出逻辑
上一节讨论了产生CLK的方法及其对抖动性能的影响.无论实现架构是基频还是泛音晶振,倍频器还是分数倍频器,晶振还包含符合现有逻辑技术的输出驱动器.输出逻辑兼容性的具体类型可以是低压CMOS,低压,正电源发射耦合逻辑,低压差分信号和/或高速电流控制逻辑.输出逻辑类型主要与给定应用类型内的处理设备的输出频率和/或逻辑接口的通用性相关.例如,PCIeSYSCLKs的主要逻辑类型是HCSL.晶体振荡器输出逻辑兼容性通常比处理设备逻辑开发滞后6到12个月,有时甚至更长.在此期间使用逻辑翻译器.这方面的一个例子是传输最小化差分信号(TMDS).TMDS在系统设计(如HDMI)的某些应用中被采用,但目前不能作为晶体振荡器输出逻辑的选择.输出逻辑类型的重要意义在于通过将晶体振荡器(以及任何额外的输出转换设备)连接到处理设备而引入的"接口抖动".通常,通过"眼图"转换时间最快的逻辑类型(例如上升/下降时间)将导致最低的接口抖动.
在Pletronics Crystal我们提供包含上述每种技术的解决方案:高频晶体基波,泛音,积分和分数.每种产品的执行都是为了向客户提供成本和性能最有效的解决方案.表1列出了当今最流行的串行数据协议所采用的技术.表2包含了系统设计物料清单中可以调用的具体零件号.同任何一家市场领先的公司一样,普列特尼克公司的产品也在不断发展,努力让我们的客户保持竞争优势.

表-管道末端装置零件号

选择最佳时钟起始设备
不管性能规格,规格要求或具体的物理层芯片组/执行方法如何,最重要的规格是实现的成本效益.满足所有性能要求但总成本高于市场要求的所有商业和工业系统都没有价值.所有高质量石英晶体振荡器供应商在其数据手册中发布的抖动生成规范中都包含一定量的保护带.因为,有充分的理由,系统设计者在他们要求的规格中也包括一定数量的保护带,与声誉良好的晶体振荡器制造商合作可能会导致双重保护带,因此解决方案成本过高.为了帮助指定合适的振荡器,而不增加过多的保护带和成本,表1显示了当今最流行的数据/通信应用.

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